2011, 28(2): 23-27.
摘要:
利用最小和算法(Min-Sum Algorithm,MSA),提↑出了一种存储高效的、低复杂度的多■码率LDPC译码器.通◤过引入映射网络和地址产生器,采用流水线设计,降低了硬件√实现复杂度,减少了存储需求量,提高了系统吞吐量.通过资◆源复用,在不增加存储器的情况下,实现了码率可调.采用该结构,在FPGA上实现了一个适合中国移动多媒体广播(CMMB)标准的LDPC译码器,1/2码率10次迭代时,吞吐量可▆达70.5Mb/s,3/4码率15次迭代时,吞吐量可达73.2 Mb/s.